近期，三星電子宣布開始量產(chǎn)采用全環(huán)繞柵極 ( Gate-All-Around，簡稱 GAA ) 的 3 納米制程工藝芯片。臺積電當前使用的是 4 納米工藝 ( 鰭式場效應管，F(xiàn)inFET ) ，第一代 3nm ( N3 ) 預計在 2022 年下半年量產(chǎn)，三星似乎在 3nm 工藝節(jié)點上超過臺積電，但三星 3nm 技術(shù)真的超過了臺積電？

在傳統(tǒng)的印象中，半導體工藝的數(shù)字越小，代表其制造工藝越先進。但隨著半導體制造工藝進入到 14nm 節(jié)點，傳統(tǒng)的制造工藝命名就開始被 " 玩壞 "，制造工藝已經(jīng)變成數(shù)字游戲，也不再被業(yè)界承認。

為了更好的解決命名問題，英特爾提出新的標準，按照英特爾的新標準，使用 10nm 工藝芯片，理論每平方毫米要擁有 1 億個晶體管。但事實上，臺積電的 10nm 工藝晶體管密度為 4810 萬 / 平方毫米，三星則是 5160 萬 / 平方毫米，與英特爾依然存在一代的差距。

由于工藝的命名沒有統(tǒng)一的行業(yè)標準，普通消費者會選擇更直觀的數(shù)字進行比較，但各個晶圓廠之間的命名方式，是無法滿足直接對比要求的。比如三星宣布開始量產(chǎn)的 3nm 工藝，在很多方面強于 5nm 工藝，其中的 5nm 是和三星自家的產(chǎn)品相比，那它能否超越臺積電的 5nm？

首先是來自三星官方的說法，與 5 納米工藝 ( 三星 5nm ) 相比，第一代 3 納米工藝可以降低 45% 功耗、性能提升 23%、芯片面積減少 16%。非常有趣的是，按照摩爾定律每 18～24 個月晶體管數(shù)量翻倍來看，三星從 5nm 到 3nm 也未實現(xiàn)翻倍的目標。

根據(jù) ScottenJones ( ICKnowledge，via Semiwiki ) 和 DavidSchor ( WikiChipFuse ) 提供的數(shù)據(jù)，三星 5nm 工藝 ( 5LPE ) 的晶體管密度大約為 126.5MTr/mm2，與臺積電 5nm 工藝 ( N5 ) 的晶體管密度大約為 173.1 MTr/mm2 相比。

三星公布的第二代 3 納米工藝，則會使芯片功耗降低 50%、性能提升 30%、芯片面積減少 35%。由此可以計算出三星第一代 3nm 工藝 ( 3GAE ) 晶體管密度大約為 150.6MTr/mm2，第二代 3nm 工藝 ( 3GAP ) 晶體管密度大約為 194.6MTr/mm2。

競爭對手臺積電的官方宣傳中提到：相較于 N5 制程技術(shù)，N3 制程技術(shù)的邏輯密度將增加約 70%，在相同功耗下頻率提升 10-15%、或者相同頻率下功耗降低 25-30%。據(jù)此計算出臺積電 3nm 工藝 ( N3 ) 晶體管密度大約為 294.3MTr/mm2。

從晶體管密度的角度來看，臺積電 5nm 工藝明顯強于三星第一代 3nm 工藝 ( GAE ) ，第二代 3nm 工藝 ( GAP ) 才真正意義上超越臺積電 5nm 工藝。但臺積電計劃在下半年量產(chǎn)的 3nm 工藝 ( N3 ) ，又在晶體管密度上大幅超過三星第二代 3nm 工藝。

編輯點評：對于半導體芯片來說，晶體管密度是衡量性能的重要指標，但并非全部。事實上，從傳統(tǒng)的 MOS 晶體管到 FinFET 晶體管、再到最新的 GAA 架構(gòu)，除了提升晶體管密度外，降低內(nèi)部漏電率、提升處理器運行頻率同樣重要。

作為全新的晶體管結(jié)構(gòu)，GAA 可帶來性能、功耗方面的優(yōu)勢，但使用新結(jié)構(gòu)會在一定程度上影響到部分工藝參數(shù)。三星第一代 3nm 工藝 ( 3GAE ) 晶體管密度較低，但在 PPA ( Performance 性能、Power 功耗、Area 尺寸 ) 方面應該可以超過臺積電 5nm 工藝。第二代 3nm 工藝 ( GAP ) 的參數(shù)會比第一代更好，至少不會出現(xiàn)提升不明顯的問題。

對于臺積電來說，他們的第一代 3nm 工藝 ( N3 ) 繼續(xù)沿用 FinFET 結(jié)構(gòu)，雖然在規(guī)格參數(shù)上更好，但隨著 FinFET 工藝逐漸走到極限，轉(zhuǎn)向 GAA 結(jié)構(gòu)也只是時間問題。當臺積電轉(zhuǎn)向 GAA 結(jié)構(gòu)式，同樣需要面對三星 3nm 的問題，屆時臺積電很可能推出一個晶體管密度稍低的過渡工藝版本，以滿足市場需求。